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digital-tube
- 实现开发板上的数码管静态循环显示0~F。通过这个实验，掌握采用Verilog HDL语言编程实现7段数码管显示译码器的方法。-The digital realization of the development board cycling static display 0 ~ F. Through this experiment, using Verilog HDL language to master programming 7-segment display decoder method
MSequenceGenerator
- 5位的M序列发生器，verilog代码实现。5次本原多项式采用f(x)=x^5+x^2+1-5 of the M-sequence generator, verilog code. 5 using a primitive polynomial f (x) = x ^ 5+ x ^ 2+1
jf
- verilog编写的alu模块4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出-Verilog modules prepared by the ALU4bit ALU (arithmetic logic unit) design is given in the design of alu input and ou
verilog4
- 用verilog语言编写的数码管显示实验程序。通过分频计数来使数码管以640ms间隔从1变化到F。压缩包内也包含此数码管显示实验程序的modelsim仿真文件。-Verilog language with digital display test program. By dividing the clock count to make the digital control to 640ms intervals from 1 to F. This package also contains a
digitron_driver_V
- 关于easy fpga开发板的led数码管的驱动； 此为verilog程序 --输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通， -- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字 -- 控制时钟clk_dig一位用于时钟同步 --输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内； -- 控制位ctrl_digout[7:0]共八位，任意时
tetrix
- verilog 与门 A B输入 F 输出 两种写法 很好用-verilog 与门 A B输入 F 输出 两种写法 很好用
FIR
- 10阶的F.I.R滤波器设计的 verilog代码-Verilog code for the 10-order FIR filter design
Pro_19
- Fpga,DDS,PLL,rom(正弦波)(f<13MHz,需要滤波)(Verilog)-Fpga, DDS, PLL, rom
Matrix_Keyboard
- Verilog编写的4x4矩阵键盘扫描代码，可用QurtursII直接打开工程。具体实现的功能为按下按键，数码管可相应显示0、1、...E、F-Verilog prepared 4x4 matrix keyboard scan code and it s directly available in QurtursII . The concrete realization of the function: key is pressed, the digital tube to the corres
PS2
- PS2键盘实验－识别0-9和A-F 数码管显示值,利用Verilog实现相关的情况。-PS2 keyboard experiment- Identify 0-9 and AF digital tube display values using Verilog related.
uart-project
- uart verilog zzpoifeow fwpoep wf wpo fpw pdfikwpoe e opfewiepfow [efkpow f pkw[fpkdw[kef[w fkepowkf[ok[ew f[pekwp fpoefi[wie-UART verilog
EX4
- 基于可编程器件设计的一个电路，可以实现矩阵键盘的连续输入和数码管的移位显示功能。 1)连续按下按键0~9 、A~E，数字和字母将依次显示在4 位数码管上。 2) 按下F 时，数码管上不显示 F，当前显示的数字按一定频率闪烁。直至按下其他数字和字母后，再次稳定显示4 个数字。以此类推。 3)任何时刻按下实验板上的RST 键，可将电路清零. -Verilog, QuartusII run correctly, can be downloaded to the FPGA. Could
number_16
- 该功能是：用四位二进制数作为输入，在FPGA上的七段数码管上将0到F这十六个数输出，用verilog语言来实现。-The function is: four binary number as input, seven-segment LED on the FPGA will be 0 to F number sixteen outputs with verilog language.
FIRAudio
- fı r_audio in verilog
20161122_ff
- MD5认证部分的第一轮中包含F函数的一次操作的FPGA实现源代码，采用Verilog，在Quartus II上综合-MD5 authentication part of the first round contains an F function of the operation of the FPGA implementation of the source code, using Verilog, integrated in the Quartus II